martedì, Giugno 25, 2024
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RISC-V Summit: un’occasione per fare il punto sulla tecnologia open source RISC-V

Si è appena concluso l’annuale RISC-V Summit, tre giorni caratterizzati da keynote, sessioni tecniche, presentazioni di prodotto e demo che hanno evidenziato il crescente interesse per la tecnologia RISC-V.

Lo standard aperto RISC-V è un insieme di istruzioni (ISA, instruction set architecture) basato su RISC (reduced instruction set computer), un set di istruzioni semplificato per microprocessori che consente di elaborare i dati più velocemente rispetto alle altre architetture.

A differenza di molti altri ISA, il RISC-V è pubblicato sotto licenza open source, pertanto non richiede l’acquisto di una licenza per essere utilizzato. Molte aziende offrono hardware basato su questo standard; sono anche disponibili sistemi operativi open source e l’insieme di istruzioni è supportato da diversi toolchain.

La conferenza di quest’anno ha evidenziato la crescita esplosiva dell’ecosistema RISC-V ISA, a incominciare dall’associazione RISC-V International che sostiene il progetto e che ora conta ben 2.478 membri di oltre 70 paesi con gruppi di lavoro e comitati che hanno coinvolto circa 12.000 sviluppatori.

RISC-V International, fondata nel 2015 da 29 membri promotori, è un’associazione globale senza fini di lucro con sede in Svizzera. Scopo dell’associazione è “fornire un nuovo livello di libertà software e hardware gratuita ed estensibile sull’architettura” ovvero quello di democratizzare il design del chipset.

RISC-V ha abbattuto le barriere nel settore dei semiconduttori, riunendo diverse aziende, industrie e aree geografiche per una collaborazione aperta. RISC-V combina un approccio tecnico modulare con un modello di business con licenza aperta, il che significa che chiunque e ovunque può sfruttare l’IP fornito e prodotto da RISC-V International.

Si calcola che ad oggi siano stati prodotti più di due miliardi di core RISC-V che trovano applicazione in ambito automobilistico, consumer, 5G, AI, nei dispositivi edge e in tanti altri campi.

Il numero dei membri dell’associazione ha fatto registrare un forte balzo quando da quando NVIDIA ha manifestato l’intenzione di acquisire l’inglese Arm, una società indipendente che fornisce soluzioni IP per processori a quasi tutti i produttori di semiconduttori al mondo.

Molti di questi, nel timore di dover condividere i propri progetti e le proprie iniziative con un concorrente o quasi-concorrente come NVIDIA, anziché con una società indipendente come Arm, hanno iniziato a collaborare attivamente ai progetti RISC-V. Il timore che il quasi certo fallimento del progetto di acquisizione di Arm da parte di NVIDIA, a seguito delle recenti prese di posizione di alcuni enti governativi, possa in qualche modo rallentare l’interesse per l’ecosistema RISC-V, è stato smentito dall’elevato numero di progetti ed iniziative emerse in concomitanza del RISC-V Summit di quest’anno.

Anche l’interesse delle aziende e degli enti cinesi per l’ecosistema RISC-V è aumentato notevolmente negli ultimi due anni. In questo caso sono state le restrizioni americane all’esportazione di prodotti di alta tecnologia nei confronti di numerose entità cinesi che hanno indotto molte aziende di quel paese ad imboccare la strada dell’ISA open-source RISC-V.

Nei prossimi anni RISC-V International spera di ottenere una quota sempre maggiore del mercato delle soluzioni IP per processori che attualmente è dominato da Intel x86, AMD e Arm. 

Nuove specifiche ed estensioni

Durante il RISC-V Summit di quest’anno sono stati annunciati numerosi nuovi prodotti, nuove specifiche e nuove estensioni. Le specifiche determinano il modo in cui i team devono progettare i propri chip in conformità con applicazioni specifiche, come l’edge computing o l’elaborazione dei dati. In questo modo, fungono da best practice, proprio come fa la specifica OpenAPI (OAS) per le API.

Quest’anno i membri del RISC-V hanno ratificato 15 nuove specifiche e oltre 40 estensioni. Le nuove specifiche si concentrano principalmente su queste aree:

  • Inferenza ML per audio, video e voce
  • Elaborazione di array di dati complessi
  • Implementazioni multi-tipo di hypervisor e macchine virtuali (VM)
  • Applicazioni cloud-native relative a automotive, data center e controlli industriali
  • IoT e dispositivi embedded
  • Sicurezza tramite hashing crittografico e cifratura a blocchi

Attualmente ci sono tre specifiche principali: la specifica ISA, la specifica di Debug e la specifica di Trace, riguardati la progettazione hardware e software, la risoluzione dei problemi e la profilazione del dispositivo in tempo reale.

Queste specifiche, che includono le specifiche Vector, Scalar Cryptography e Hypervisor, aiuteranno a sbloccare nuove opportunità per gli sviluppatori che creano applicazioni RISC-V per AI, ML, IoT, auto connesse e autonome, data center e altro ancora. A febbraio, RISC-V ha presentato il suo processo di estensione dell’architettura Fast Track (Fast Track) che snellisce la ratifica delle piccole estensioni architettoniche. Fast Track definisce il processo per lo sviluppo e la standardizzazione delle estensioni dell’architettura che soddisfano criteri specifici, fornendo un ragionevole controllo di qualità sotto la supervisione e l’approvazione del comitato pertinente RISC-V. In correlazione, il nuovo processo Fast Track ha ratificato la prima estensione, ZiHintPause, che consente agli ingegneri di ridurre il consumo energetico dei loro progetti, migliora le prestazioni dei cicli di attesa e che consente ai core multithread di rinunciare temporaneamente alle risorse di estensione aggiungendo una singola istruzione PAUSE (codificata come istruzione HINT) all’ISA. 

Le alleanze

RISC-V ha anche ampliato le sue alleanze di settore per coinvolgere una comunità sempre più ampia di partner a collaborare su argomenti sia tecnici che non tecnici che possono aiutare la comunità open source e le industrie che utilizzano la tecnologia RISC-V. Per aumentare le funzionalità di sicurezza che comprendono il microkernel seL4 verificato da ISA, seL4 Foundation e RISC-V verificano il microkernel sel4 sull’architettura RV64, il che garantisce che il microkernel funzionerà secondo le specifiche anche se compilato con un compilatore C non affidabile. La collaborazione di RISC-V e seL4 consente una maggiore sicurezza, combinando un’architettura orientata alla sicurezza e alla progettazione del sistema operativo. Inoltre, RISC-V e CHIPS Alliance hanno formato il nuovo gruppo di lavoro OmniXtend che si concentra sulla creazione di uno standard di memoria unificato, coerente con la cache e aperto per le architetture di elaborazione multicore per facilitare ai progettisti l’utilizzo di OmniXtend per le applicazioni incentrate sui dati.

Fondata in collaborazione tra RISC-V, CHIPS Alliance, OpenPOWER Foundation e Western Digital, è stata lanciata l’Open Hardware Diversity Alliance con lo scopo di fornire programmi di supporto, opportunità di apprendimento e tutoraggio per donne e individui sottorappresentati nella comunità dell’hardware aperto. Grazie alla comunità di supporto, il programma aiuterà a guidare la crescita professionale, potenziare lo sviluppo di carriere tecniche e incoraggiare il riconoscimento di tutte le idee nelle innovazioni tecniche.

Insieme a The Linux Foundation, RISC-V ha lanciato tre corsi online gratuiti per consentire agli utenti di comprendere meglio come implementare e utilizzare RISC-V. I corsi sono stati tra i più seguiti nella storia di LF con 8.842 iscrizioni nei primi nove mesi. Il primo corso, Introduzione a RISC-V (LFD110x), fornisce le conoscenze di base necessarie per impegnarsi efficacemente nella comunità RISC-V, contribuire alle specifiche ISA e sviluppare un’ampia gamma di progetti software e hardware RISC-V. Il secondo corso, Costruire un CPU Core RISC-V (LFD111x), si concentra sulla progettazione della logica digitale e sulla microarchitettura dell’unità di elaborazione centrale di base (CPU) al fine di consentire ai partecipanti di familiarizzare con una varietà di tecnologie emergenti che supportano un ecosistema hardware open source, tra cui RISC-V, Verilog a livello di transazione e Makerchip IDE online. Il terzo corso, RISC-V Toolchain and Compiler Optimization Techniques, è progettato per sviluppatori di applicazioni RISC-V che desiderano migliorare le prestazioni o ridurre le dimensioni del codice delle loro applicazioni, sviluppatori di toolchain, ingegneri di compilatori/tecnici delle prestazioni e studenti di informatica che aspirano ad approfondire il software di sistema.

Durante i tre giorni del Summit si sono svolte oltre 90 sessioni tecniche e presentazioni, con i rappresentati delle principali aziende del settore e gli esperti di RISC-V International che hanno offerto numerosi argomenti tra i quali:

  • Scalabilità dell’accelerazione AI e ML
  • Hardware aperto supportato da RISC per applicazioni cloud aperte
  • La costruzione di ecosistemi software RISC
  • Architetture e core di virtualizzazione eterogenei
  • Relazione software-hardware per carichi di lavoro basati sulle prestazioni
  • Sicurezza delle applicazioni autonome e cloud

Molte di queste sessioni sono disponibili online al seguente link. 

Le principali soluzioni annunciate nel 2021

Nel complesso, nel corso del 2021 sono emerse moltissime interessanti soluzioni. Tra queste, segnaliamo:

  • Antmicro ha aggiunto il supporto per le istruzioni vettoriali RVV 1.0 per il suo framework di simulazione open source Renode, consentendo agli utenti di migliorare la loro esperienza di sviluppo machine learning in un ambiente puramente virtuale. Il supporto per RISC-V Vector ISA sarà uno dei punti salienti della prossima versione di Renode 1.13.
  • Altair Engineering India ha annunciato la sua collaborazione con l’Indian Institute of Technology Madras (IITM) per aggiungere il processore Shakti, il primo processore RISC-V dell’India, al portafoglio di supporto di Altair Embed.
  • HPMicro e Andes Technology hanno annunciato la serie HPM6000 di microcontrollori con AndesCore Dual D45 Core, con una velocità di clock fino a 800 MHz, stabilendo un nuovo record di prestazioni di oltre 9000 CoreMark e 4500 DMIPS.
  • IAR Systems ha annunciato la disponibilità di strumenti di sviluppo RISC-V con certificazione per IEC 61508 e ISO 26262, che specifica i requisiti del ciclo di vita per lo sviluppo di software e dispositivi medici, standard ferroviari europei, elettrodomestici e altro ancora.
  • IAR Systems ha rilasciato la toolchain di sviluppo completa IAR Embedded Workbench per RISC-V e ha aggiunto il supporto per l’ultima estensione e i dispositivi Andes RISC-V, consentendo prestazioni massimizzate nelle applicazioni basate su RISC-V.
  • CAST ha annunciato la disponibilità di EMSA5-FS, un core IP del processore RISC-V integrato a tolleranza di errore, progettato per soddisfare i più rigorosi requisiti di sicurezza funzionale delle applicazioni automobilistiche, aeronautiche e che necessitano di elevata sicurezza.
  • L’Imagination University Program ha creato il pacchetto didattico RVfpga: Understanding Computer Architecture che fornisce una serie di istruzioni, strumenti e laboratori sulla microarchitettura e la gerarchia della memoria.
  • Il core Avispado 220 RV64GC di SemiDynamics con l’interfaccia vettore aperta è stata sfruttato nell’iniziativa europea European Processor Initiative “EPAC” di chip per accelerazione.
  • Imperas Software ha lanciato un accordo pluriennale di distribuzione e supporto con Valtrix Systems per affrontare il mercato mondiale in rapida espansione per la verifica del processore RISC-V.
  • Microchip Technology ha aggiunto una seconda offerta di strumenti di sviluppo per i progettisti che utilizzano il suo FPGA SoC PolarFire RISC-V a bassa potenza per applicazioni di visione integrate nell’edge.
  • ZAYA ha annunciato contenitori sicuri per i microcontrollori RISC-V.
  • Axiomise ha svelato il suo programma di formazione sulla verifica formale ampliato che ora offre corsi per principianti per favorire l’adozione della verifica e della convalida formale dell’hardware.
  • Ventana Micro Systems ha presentato i suoi chiplet di elaborazione per massimizzare le prestazioni mirando a geometrie di processo all’avanguardia e per consentire ai  clienti di implementare il loro esclusivo chiplet SoC di silicio nel nodo di processo più ottimale per l’applicazione di destinazione.
  • Renesas Electronics e SiFive hanno annunciato una partnership strategica per sviluppare congiuntamente soluzioni RISC-V high-end di nuova generazione per applicazioni automobilistiche.
  • Esperanto Technologies ha annunciato il suo chip di inferenza basato su RISC-V, una soluzione di elaborazione parallela in grado di accelerare molti carichi di lavoro parallelizzabili.
  • Kneron ha annunciato la produzione in serie del suo SoC Edge AI KL530 di nuova generazione, alimentato dal processore D25F di Andes con estensione DSP RISC-V Packed-SIMD, la cui architettura riconfigurabile supporta la precisione INT4 e un’ampia varietà di modelli AI tra cui Transformer.
  • Un team dell’Università tecnica di Monaco (TUM) ha progettato e commissionato la produzione di un chip per computer che implementa la crittografia post-quantistica per fornire protezione contro futuri attacchi di hacker che utilizzano computer quantistici.
  • Alibaba ha annunciato l’apertura del codice sorgente della serie core XuanTie IP. La serie XuanTie è costituita da processori personalizzati di Alibaba basati sull’architettura del set di istruzioni RISC-V (ISA). L’azienda ha anche lavorato nell’ultimo anno al porting di Android 10 su RISC-V ISA.
  • org e Seeed hanno introdotto la prima scheda RISC-V economica progettata per eseguire Linux.
  • StarFive Technology ha annunciato un computer a scheda singola “VisionFive” per lo sviluppo di applicazioni RISC-V di fascia medio-alta.
  • Imperas Software ha aggiornato i suoi modelli di riferimento open source per RISC-V per supportare le ultime estensioni ratificate: Bit Manipulation, Cryptographic (scalare) e Vector, oltre ai miglioramenti delle specifiche dei privilegi.
  • Intel creerà una piattaforma di sviluppo RISC-V con core SiFive P550 su 7 nm nel 2022. 

In questi giorni, in concomitanza col RISC-V Summit, le novità più importanti sono arrivate da SiFive e Imagination Technologies.

Gli annunci di SiFive

Come abbiamo già riportato alcuni giorni fa, SiFive ha annunciato la disponibilità del processore SiFive Performance P650, il nuovo membro di punta della famiglia SiFive Performance, che è probabilmente il core IP RISC-V  più veloce sul mercato. SiFive Performance P650 consentirà progetti RISC-V per i mercati dei processori applicativi che richiedono elevate prestazioni, dal data center all’edge, in ambito automobilistico, informatico, mobile e altro ancora.

Il processore SiFive Performance P650 si basa sul processore SiFive Performance P550, mantenendo un’efficiente pipeline di base e ampliando l’ampiezza delle istruzioni del processore per fornire un impressionante aumento delle prestazioni del 40% per ciclo di clock. Ulteriori miglioramenti dell’architettura riguardano la frequenza massima di clock, per un guadagno complessivo delle prestazioni del 50% rispetto al precedente processore di SiFive. Con un punteggio previsto di 11+ di SPECInt2006/GHz, SiFive Performance P650 abilita la tecnologia RISC-V per una nuova categoria di elaborazione di fascia molto più alta.

SiFive Performance P650 è scalabile a sedici core utilizzando un complesso multicore coerente, completo di componenti di sistema essenziali come la gestione della memoria a livello di piattaforma e le unità di controllo degli interrupt; supporta anche la nuova estensione hypervisor RISC-V per la virtualizzazione. SiFive afferma che le prestazioni del P650 superano persino quelle dell’Arm Cortex-A77.

SiFive ha anche aggiunto core RISC-V Essential 6 di fascia media, inclusi due modelli predisposti per Linux.

La serie Essential 6 si inserisce sopra la serie Essential 5, il nuovo nome di SiFive per i suoi processori che includono i core della serie U5/U54 che si trovano sul SoC FU540 che alimenta l’SBC HiFive Unleashed di SiFive. I core sono meno potenti dei core Essential 7, che includono il Cortex-A55 come U74-MC, che esegue Linux su HiFive Unmatched SBC. La serie include anche S6 ed E6, simili a MCU.

SiFive è passato al marchio Essential per i suoi core di fascia bassa e media quando ha rilasciato l’aggiornamento 21G2 a luglio. La versione 21G3 introduce una migliore gestione del clock e della gestione dell’alimentazione in tutto il portafoglio SiFive e aggiunge il supporto SiFive Shield WorldGuard alla famiglia Essential.

SiFive ha anche annunciato che SiFive Intelligence Extensions, il miglioramento basato sull’estensione RISC-V Vector (RVV) per l’intelligenza artificiale presente su SiFive Intelligence X280 basato su U7 che ora supporta il calcolo BFLOAT16, l’accelerazione della quantizzazione e il supporto multi-cluster migliorato.

SiFive ha anche annunciato una collaborazione con AB Open per creare un cluster RISC-V montato su rack di quattro schede madri HiFive Unmatched che possono essere utilizzate per sviluppare applicazioni di elaborazione ad alte prestazioni.

Le schede madri HiFive Unmatched sono state progettate principalmente per l’uso su PC desktop, ma SiFive sta ora dimostrando che questa piattaforma può essere scalata anche per applicazioni HPC. Ognuna delle quattro schede madri integra un SoC Freedom U740 e AB Open include anche una scheda di sviluppo HiFive1 Rev. B che gestisce gli stati on/off per le schede madri.

Poiché la piattaforma HiFive Unmatched è progettata per i casi d’uso di PC desktop, ogni scheda madre viene fornita con le proprie corsie PCIe 3.0, slot M.2, NIC GbE e le solite porte USB. La scheda HiFive Rev. B viene essenzialmente utilizzata per fornire alimentazione dall’alimentatore principale ai quattro alimentatori Pico-ATX collegati a ciascuna scheda madre, nonché per fornire alimentazione alle ventole di raffreddamento e controllare le porte GbE.

SiFive prevede di rilasciare processori a 128 core più in linea con le attuali richieste HPC, ma molto probabilmente saranno pronti in un paio d’anni. Nel frattempo, SiFive e i suoi partner stanno gettando le basi del software, consentendo agli sviluppatori di codificare le applicazioni HPC per i futuri processori scalari sui prototipi di rack a quattro vie.

Imagination Technologies

A testimonianza dell’espansione di RISC-V, Imagination Technologies – azienda nota per la sua gamma di GPU PowerVR – ha rilasciato una nuova linea di prodotti CPU basati su RISC-V progettati per l’elaborazione eterogenea. Questa architettura open source denominata Catapult è disponibile in più configurazioni, in particolare sotto forma di quattro famiglie.

Con offerte in entrambe le varianti a 32 e 64 bit, la linea Catapult è multi-thread e può essere scalata fino a otto core asimmetrici per cluster. Questo, afferma Imagination, consente ai clienti di aggiungere acceleratori personalizzati migliorando anche la versatilità di un SoC.

Imagination sta progettando più microarchitetture per coprire un’ampia gamma di esigenze di prestazioni/potenza/area (PPA), e la famiglia Catapult dovrebbe comprendere di tutto, dai processori per microcontrollori ai processori per applicazioni ad alte prestazioni. I piani di Imagination per la famiglia Catapult assomigliano molto alla famiglia Cortex di Arm, con Imagination che prepara progetti di core CPU per microcontrollori (Cortex-M), CPU in tempo reale (Cortex-R), processori applicativi ad alte prestazioni (Cortex -A) e CPU funzionalmente sicure (Cortex-AE).

L’attuale design supporta fino a 8 core in un singolo cluster; il core è disponibile con ECC su entrambe le sue cache L1 e TCM, oltre al supporto per alcune delle nuovissime estensioni di RISC-V, come l’estensione di calcolo Vector, e potenzialmente altre estensioni se i clienti le richiedessero.

Per il 2022 la società prevede di rilasciare una versione avanzata del core in-order come un design di livello del processore dell’applicazione, completo di supporto per sistemi operativi “ricchi” come Linux. E nel 2023 sarà seguito da un altro core in-order ancora più performante per i mercati dei processori in tempo reale e delle applicazioni. Infine, la società sta anche sviluppando un design principale RISC-V out-of-order molto più complesso, previsto per il periodo 2023-2024.

Ancora più lontani sono i piani dell’azienda per progetti di “elaborazione eterogenea di prossima generazione”. Questi sarebbero progetti di CPU che vanno oltre le attuali offerte eterogenee, vale a dire semplicemente posizionando blocchi CPU, GPU e NPU all’interno di un singolo SoC, combinando più profondamente queste tecnologie.

Rispetto ad alcuni degli altri fornitori di core CPU RISC-V, Imagination ha già una GPU e un IP NPU ben consolidati, quindi i clienti che desiderano mettere insieme qualcosa di più di una semplice CPU potranno attingere alla più ampia libreria di IP di Imagination.

Dalla Cina con furore 

Moltissimi annunci di soluzioni basate su RISC-V sono arrivate da enti e società cinesi. Questa tecnologia è al centro degli sforzi cinesi per ridurre la dipendenza dai paesi stranieri, in particolare dagli Stati Uniti che stanno utilizzando tutti i mezzi per bloccare lo sviluppo di un’avanzata industria cinese dei semiconduttori. Attualmente la Cina importa semiconduttori per un valore di oltre 350 miliardi di dollari e sta investendo massicciamente nel settore con l’obiettivo di raggiungere l’autosufficienza tecnologica e produttiva.

Per le sue caratteristiche, RISC-V è al centro dell’interesse delle aziende cinesi, con Alibaba che a ottobre ha aperto il codice dei processori personalizzati XuanTie basati sull’istruzione RISC-V e che sta portando Android 10 su RISC-V ISA.

StarFive Technology e l’Accademia cinese delle scienze (inserita nella Entity List americana) hanno rilasciato nuovi progetti di chip RISC-V per PC e server.

I nuovi design di chip cinesi introdotti al RISC-V Summit non sono avanzati come i core CPU x86 e Arm più veloci ma offrono già soluzioni degne di nota.

L’Accademia cinese delle scienze ha annunciato l’ultima aggiunta alla famiglia di chip XiangShan a 64 bit, soprannominata Nanhu; questo design di seconda generazione funziona a 2 GHz ed è quasi due volte più veloce del suo predecessore di prima generazione, lo Yanqihu, che è stato rilasciato sei mesi fa e che adotta un processo a 28 nm.

Nanhu è progettato per un processo a 14 nm, il che significa che il chip potrebbe essere realizzato all’interno della Cina in una fabbrica gestita da SMIC, in grado di operare con questo processo.

Alcune delle funzionalità di Nanhu attingono a progetti open source, come Block Inclusive Cache di SiFive.

Il progetto ha un design front-end e back-end rivisto per aumentare la produttività e le prestazioni. La nuova architettura ottimizza l’unità di esecuzione con il supporto per più istruzioni, inclusa la manipolazione dei bit e le estensioni crittografiche scalari. Ha anche un’unità in virgola mobile conforme a IEEE754 chiamata Fudian.

Per l’unità di memorizzazione del carico, è disponibile il supporto per nuove funzionalità che includono attributi di memoria fisica personalizzati e configurabili, protezione della memoria fisica ed ECC per tutti e tre i livelli – L1, L2, L3 – di cache.

Da parte sua, StarFive ha introdotto Dubhe, un chip di elaborazione basato su RV64GC ISA che opera a 2 GHz sul processo a 12 nm di TSMC. Il microprocessore include varie estensioni RISC-V, come quella di manipolazione dei bit implementata anche in XiangShan, oltre a un’implementazione dell’estensione hypervisor RISC-V appena ratificata: è la stessa estensione di virtualizzazione supportata anche dal core CPU P650 RISC-V di fascia alta di SiFive.

La società ha anche rilasciato alcune indicazioni sulle prestazioni come un punteggio SPECint2006 di 8,9/GHz, un punteggio Dhrystone di 6,6 DMIPS/MHz e un punteggio CoreMark di 7,6/MHz.

StarFive elenca anche alcune applicazioni target, con data center edge e cloud (ad esempio BMC, storage aziendale e computazionale), infrastruttura 5G e stazioni base, punti di accesso wireless, comunicazione V2X, intelligenza artificiale (AI) e Machine Learning (ML) per veicoli autonomi, robot, visione artificiale e altro ancora.

Oltre all’IP della CPU, StarFive fornisce anche i propri SoC completi come il processore StarFive JH7100 basato su SiFive U74 che si trova nella scheda VisionFive V1 appena lanciata.

Tra le soluzioni RISC-V annunciate questa settimana, c’è anche il nuovo chip ATV (Advanced Television) Hi3731V110 di HiSilicon, la società di progettazione di semiconduttori di proprietà di Huawei nota per i SoC mobili Kirin.

Progettato per televisori con display a piena definizione (FHD, 1080p), il dispositivo è dotato di una CPU a 32 bit basata sull’architettura RISC-V; il chipset supporta LiteOS di Huawei che offre un avvio rapido.

Essendo un chip per la televisione, viene fornito con il supporto per demodulazioni audio/video standard. È compatibile anche con i codec video e audio tradizionali.

Trattandosi di un SoC (System on Chip), dispone anche di una GPU per l’elaborazione del segnale video. Inoltre, ha anche un TCON (Timing Controller) integrato. Il chipset può fornire contenuti fino a 1080p a 60Hz. Supporta tutte le porte moderne come HDRMI con eARC, USB 2.0 e S/PDIF per citarne alcune.

Il cluster Monte Cimone

Ricordiamo, infine, il cluster italiano “Monte Cimone” basato su RISC-V nato dalla collaborazione tra E4 Computer Engineering, fornitore di soluzioni hardware e software per High Performance Computing, Cloud Computing, High Performance Data Analytics, Intelligenza Artificiale, Deep Learning e Virtualizzazione, DEI-UNIBO, dipartimento di Ingegneria Elettrica, Elettronica e dell’Informazione “Guglielmo Marconi” dell’Università di Bologna e CINECA, il principale centro di supercalcolo italiano.

Monte Cimone è il primo cluster RISC-V ISA specificamente progettato, costruito e validato per attività di co-design mirate a consentirne l’utilizzo nell’ecosistema HPC e con un ambiente operativo come obiettivo primario. Monte Cimone consente agli sviluppatori di testare e convalidare carichi di lavoro scientifici e ingegneristici in un ricco stack software, inclusi strumenti di sviluppo, librerie per la programmazione del passaggio dei messaggi, BLAS, FFT, driver per reti HS e dispositivi I/O. L’obiettivo è raggiungere una posizione in grado di affrontare e sfruttare le caratteristiche del RISC-V ISA per applicazioni e carichi di lavoro scientifici e ingegneristici in un ambiente operativo. Il continuo dialogo tra E4, DEI-UNIBO e CINECA ha permesso a Monte Cimone di raggiungere un tale livello di stabilità e affidabilità, sia in termini di HW che di SW, per eseguire diversi flussi di lavoro (es. Quantum Espresso) e consentire il porting di ulteriori applicazioni.

Monte Cimone supporta anche la strumentazione e plug-in di monitoraggio che ne consentono l’integrazione nelle operazioni HPC esistenti e nei cockpit di gestione.

DEI-UNIBO ha contribuito alla definizione dell’architettura del sistema Monte Cimone, allo sviluppo dello stack software e all’integrazione nell’ambiente di automazione dei data center Examon mentre CINECA ha portato librerie matematiche ad alte prestazioni (OpenBLAS, FFTW, Netlib-LAPACK, Netlib-scaLAPACK) e applicazioni scientifiche (HPL, Quantum Espresso).

Monte Cimone è attualmente in fase di validazione finale presso DEI-UNIBO e un’architettura simile, anche se su scala ridotta, si trova presso il laboratorio di ricerca e sviluppo di E4 per ulteriori sviluppi. Una volta completamente convalidato al DEI-UNIBO e all’E4, Monte Cimone sarà trasferito al CINECA per ulteriori test e per la sua integrazione nell’ambiente di calcolo di classe exascale del CINECA.